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三、電磁兼容的合理PCB設計隨著系統設計復雜性和集成度的大規模提高，電子系統設計師們正在從事100MHZ以上的電路設計，總線的工作頻率也已經達到或者超過50MHZ，有的甚至超過100MHZ。當系統工作在50MHz時，將產生傳輸線效應和信號的完整性問題；而當系統時鐘達到120MHz時，除非使用高速電路設計知識，否則基于傳統方法設計的PCB將無法工作。因此，高速電路設計技術已經成為電子系統設計師必須采取的設計手段。只有通過使用高速電路設計師的設計技術，才能實現設計過程的可控性。通常認為如果數字邏輯電路的頻率達到或者超過45MHZ～50MHZ，而且工作在這個頻率之上的電路已經占到了整個電子系統一定的份量（比如說１／３），就稱為高速電路。實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿（或稱信號的跳變）引發了信號傳輸的非預期結果。要實現符合EMC標準的高頻PCB設計，通常需要采用以下技術：包括旁路與去耦、接地控制、傳輸線控制、走線終端匹配等。（1）旁路與去耦去耦是指去除在器件切換時從高頻器件進入到配電網絡中的RF能量，而旁路則是從元件或電纜中轉移不想要的共模RF能量。所有的電容器都是由LCR電路組成，其中L是電感，它與導線長度有關，R是導線中的電阻，C是指電容。在某一頻率上，該LC串聯組合將產生諧振。在諧振狀態下，LCR電路將有非常小的阻抗和有效的RF旁路。當頻率高于電容的自諧振時，電容器漸變為感性阻抗，同時旁路或去藕效果下降。因此，電容器實現旁路與去耦的效果受引線長度，以及電容器與器件間的走線、介質填料等的影響。理想的去耦電容器還可以提供邏輯裝置狀態切換時所需的所有電流，實際上是電源和接地層間的阻抗決定電容器能夠提供的電流的多少。當選擇旁路和去耦電容時，可通過邏輯系列和所使用的時鐘速度來計算所需電容器的自諧振頻率，根據頻率以及電路中的容抗來選擇電容值。在選擇封裝尺度是盡量選擇更低引線電感的電容，這通常表現為SMT（SurfaceMountTechnology）電容器，而不選擇通孔式電容器（如DIP封裝的電容器）。另外在產品設計中，也常常采用并聯去耦電容來提供更大的工作頻帶，減少接地不平衡。在并聯電容系統中，當高于自諧振頻率時，大電容表現感性阻抗并隨頻率增大而增加；而小電容則表現為容性阻抗并隨頻率增加而減少，而且此時整個電容電路的阻抗比單獨一個電容時的阻抗要小。（2）接地系統大多數電子產品都要求接地。接地是使噪聲干擾最小化并對電路進行劃分的一個重要方法。接地主要表現在為模擬與數字電路之間提供參考連接以及在PCB的地層和金屬外殼之間提供高頻連接。PCB經常包含著危險電壓。它包括在電源組件、通信電路、延遲驅動儀表控制、功率交換模塊以及類似的器件中。要使產品符合安全規則，并符合電磁兼容性，必須去掉這些危險電壓，通常的策略就是采用地線或地平面系統。地線（或地平面）實質是信號回流源的低阻抗路徑。由于地線的這種作用，使得地線中可能會有很大的電流存在。因為地線的阻抗不會是零，因而這種電流會產生電位差。當地線中有電位差存在時，對系統的影響就很明顯了：地電位差能夠造成電路的誤動作，使系統工作不正常。由于接地系統存在地電位差的問題，在設計產品的接地過程中必須針對PCB的特點選擇相應的接地方法，而不能隨意使用。通常采用的接地方法包括單點接地、多點接地、混合接地等。單點接地是指在產品設計中，接地線路與單獨一個參考點相連，這種接地設置目的是為了防止來自兩個不同的參考電平的子系統中的電流與射頻電流經過同樣的返回路徑而導致共阻抗耦合。這種接地方法用在低頻PCB中比較合適，可以減小分布傳輸阻抗的影響。但在高頻PCB中，返回路徑的電感在高頻下成為線路阻抗的主要部分，因而在高頻PCB中為使接地阻抗最小，通常采用多點接地法。多點接地中最重要的一點就是要求接地引線的長度最小，因為更長的引線代表更大的電感，從而增加地阻抗，引起地電位差。混合接地結構是單點接地和多點接地的復合。當在PCB中存在高低混合頻率時常用這種結構，即在低頻處呈現單點接地，而在高頻處則呈現多點接地。如下圖1為容性耦合混合接地。相對應的感性耦合混合接地模型中把C1～C3改為適合的電感即可。（3）傳輸線效應以及終端匹配傳輸線就是一個適合在兩個或多個終端間有效傳播電功率或電信號的傳輸系統，如金屬導線、波導、同軸電纜和PCB走線。如果傳輸線終端不匹配，或者信號在阻抗不連續的PCB走線上傳送，電路就會出現功能性問題和EMI干擾，這包括電壓下降、沖擊激勵產生的振蕩等。在處理傳輸線效應過程中，線路阻抗影響著產品的最終性能，當且僅當電路終接的負載等于線路的特性阻抗時，在PCB走線上傳輸的信號才會在足夠遠處被完全吸收而不會產生反射現象。若終端不匹配，大部分信號會反射回來，并且容易引起電路的過沖或欠沖甚至電路振蕩。通常所說的電氣長線是指線路長度大于信號波長的1／20（頻域），或傳播延時大于信號上升沿時間的1／4（時域）的走線。信號線是否為電氣長線決定該電路是集總參數還是分布參數結構。對分布參數電路，為了較好保持信號的波形，必須考慮調節傳輸線的特性阻抗和終端匹配問題。傳輸線終端反射電壓可以通過下式表示：Vr＝Vi（Rt－Z0）／（Rt＋Z0）＝ρVi其中Vr是終端電壓，Vi是初始電壓，Rt是終端阻抗，Z0是線路的特性阻抗，ρ為反射率。當Rt＝Z0時，反射率為0，即沒有反射，電壓保持不變；當Rt為無窮大，即終端開路，此時反射率為1，電壓100％反射，此時的電壓為原來電壓值得兩倍；如果Rt＝0，即終端短路，反射率為－1，則總電壓為零。從中可以看出失配越大，則反射電壓就越大，傳輸線若兩端都不匹配，就會產生電路振蕩。針對傳輸線效應，通常采用控制走線的長度以及調節走線寬度改變特制阻抗來抑制傳輸線效應。例如：則：如果采用CMOS或TTL電路進行設計，工作頻率小于10MHz，布線長度應不大于7．5英寸。工作頻率在50MHz布線長度應不大于2英寸。如果工作頻率達到或超過75MHz布線長度應在1．5英寸。對于GaAs芯片最大的布線長度應為0．3英寸。如果超過這個標準，就存在傳輸線的問題。解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指電路網線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓撲結構，即菊花鏈（DaisyChain）布線和星形（Star）分布。當需要不同的阻抗時，最容易的方法就是改變線寬。四、電磁兼容設計中的電源問題在PCB設計中，電源系統（包括相對高電位于相對低電位）主要可能引起兩個問題：一個是電源（或高電位）噪聲，即在該數字電路系統中，CPU電路、動態存儲器件和其他數字邏輯電路在工作過程中邏輯狀態高速變換，造成系統電流和電壓變化而產生的噪聲，溫度變化時的直流噪聲以及供電電源本身產生的噪聲等。另一個是地線（或低電位）噪聲，即在系統內各個部分的地線之間出現電位差或因存在接地阻抗而引起接地噪聲。PCB上的電源電壓波動和地電平波動容易導致信號波形產生尖峰過沖或衰減振蕩，造成數字IC電路的噪聲容限，進而引起誤操作。其原因主要是數字IC的開關電流和電源線、地線的電阻所造成的電壓降，以及元器件引腳的分布電感所造成的感應電壓降。分布電感引起的電壓降影響比線路阻抗大，這是設計中必須考慮的一個方面。當PCB中CMOS部分是數字模擬混合電路時，如D／A轉換，當數字部分接電源VDD后，VDD的電能會耦合到模擬部分，部分VDD電壓出現在模擬電源的管腳上，對整個系統性能有很大的破壞，甚至導致系統不能工作。由于以上的原因，PCB上電源布線應該根據電流的大小，盡量加大電源線線寬，以期減少環路阻抗。在多層PCB中采用電源層和地層，同時減少電源線到電源層或地層的線長。另外，電源線和地線的走向應該和數據線或地址線傳遞的方向一致，這樣可以減少干擾，增強系統的抗噪聲能力。展望隨著電子科技的發展，系統時鐘和速度不斷提高。現在的計算機系統中時鐘工作頻率經常達到上GHz。當元件工作在高頻時，為適應更小的時鐘脈沖間隔，信號跳變沿速率加快，因此RF頻譜分散加重了，產生EMI干擾的可能性增加了，要設計符合EMC的產品難度提高了。但是只要根據產品的特性以及頻率特性總可以找到相應的設計方案。一個簡單的電磁干擾模型包括三個因素：必要的能量源、必要的接收器、在接收器和能量源之間必須有能量傳輸的耦合路徑。只有這三方面都存在時干擾才可能產生。工程師的任務就是決定系統設計中哪個要素是最容易消除的，并通過相應的PCB設計來實現這種消除EMI的思想。另外，在設計中盡量使用盡可能慢的邏輯系統。比如在大多數應用中，一個74HCT器件足以作為一個74ACT器件的臨時替代品，同時具有產生更小RF能量的優點。一個總的設計思想就是不要使用比功能上所要求的或電路實際要求的更快的元件。參考文獻（1）MarkI．Montrose著．劉元安等譯．電磁兼容和印制電路板理論、設計和布線．北京：人民郵電出版社，2002．12（2）曾峰等．印制電路板（PCB）設計與制作．北京：電子工業出版社，2002．1112
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